Samsung ha levantado el velo sobre su próxima generación de memoria de alto ancho de banda, la HBM5, con unos objetivos que pueden calificarse sin exageración de extraordinariamente ambiciosos. El anuncio tuvo lugar en el 'Memory Executive Summit', un evento previo a Semicon Taiwan 2026, y el mensaje fue directo: duplicar el rendimiento respecto a HBM4E y mejorar la eficiencia energética en un 20%. El responsable de la declaración fue Choi Jang-seok, director del equipo de planificación de producto de la división de memoria DS de Samsung Electronics. Las implicaciones para el mercado de la inteligencia artificial y los aceleradores de próxima generación son enormes, y la industria ya está tomando nota.

HBM5: qué es y por qué duplicar el rendimiento es tan difícil

Para entender el peso real del anuncio de Samsung, conviene recordar qué es la memoria HBM (High Bandwidth Memory, o memoria de alto ancho de banda). A diferencia de la RAM convencional de un PC de sobremesa, la HBM se apila en capas verticales mediante una tecnología llamada TSV (Through-Silicon Vias, o vías a través del silicio), lo que permite conectar la memoria directamente junto al procesador o GPU en un mismo encapsulado. El resultado es un ancho de banda brutalmente superior al de la GDDR convencional, algo imprescindible para los aceleradores de inteligencia artificial que manejan cantidades masivas de datos a cada instante. La generación actual de referencia, HBM4E, tiene una tasa de transferencia oficial según JEDEC de aproximadamente 12 GT/s (gigatransferencias por segundo) y una interfaz de 2.048 bits, lo que se traduce en unos 2 TB/s de ancho de banda por pila. El objetivo de HBM5 es doblar esa cifra.

El problema es que duplicar el rendimiento en una sola generación es técnicamente descomunal. Hay básicamente tres caminos para lograrlo: doblar la velocidad de transferencia por pin (de 12 GT/s a 24 GT/s), doblar el ancho de la interfaz (de 2.048 a 4.096 bits), o combinar ambas estrategias en menor medida. Cada opción tiene sus propias complejidades. Aumentar la velocidad por pin exige circuitos más rápidos, márgenes de temporización más estrechos y una integridad de señal más difícil de mantener a velocidades superiores a 20 GT/s. Por otro lado, ampliar la interfaz a 4.096 bits implica el doble de pines, rutas TSV, drivers y bumps, lo que encarece y complica de forma radical el diseño del die base. Cabe señalar que una interfaz de 4.096 bits ya fue contemplada por organizaciones como KAIST y la empresa Marvell, aunque eso no constituye ninguna confirmación oficial de las especificaciones finales. Una solución intermedia, como una interfaz de 3.072 bits combinada con un modesto aumento de la velocidad por pin, podría ser el compromiso de ingeniería más razonable, aunque la decisión final recaerá en el comité JEDEC.

Especificaciones técnicas y objetivos declarados de HBM5

Aunque HBM5 sigue en desarrollo y sus especificaciones definitivas aún no están cerradas, Samsung ha dado a conocer los siguientes objetivos y características:

  • Rendimiento: el doble del ancho de banda por pila respecto a HBM4E
  • Eficiencia energética: mejora del 20% en rendimiento por vatio frente a HBM4E
  • Ancho de banda potencial: hasta ~4 TB/s por pila si se cumple el objetivo de duplicar
  • Interfaz JEDEC actual de HBM4E: ~12 GT/s y 2.048 bits de ancho
  • Posible interfaz HBM5 especulada: 4.096 bits y/o mayor tasa de transferencia por pin
  • Novedad térmica: incorporación de un bloque de camino térmico (HPB, Heat Path Block) que reduce la resistencia térmica en un 20%
  • Horizonte temporal esperado: ventana 2028-2029 según proyecciones de la industria
Una sola pila de HBM5 podría alcanzar ~4 TB/s de ancho de banda, y los sistemas con 20-24 pilas rozarían los 96 TB/s totales.

El impacto en los aceleradores de IA y la carrera de la industria

La magnitud de estos números solo se comprende bien cuando se pone en el contexto de los sistemas de inteligencia artificial actuales y futuros. TSMC, el mayor fabricante de chips del mundo, prevé que los aceleradores de IA lleguen a configuraciones de entre 20 y 24 pilas de HBM5 o HBM5E por encapsulado antes de que acabe la década. Si cada pila entrega 4 TB/s, hablamos de sistemas que superarían los 80-96 TB/s de ancho de banda de memoria, una cifra que habría parecido de ciencia ficción hace apenas cinco años. Esto es precisamente lo que necesitan los grandes modelos de lenguaje y los sistemas de entrenamiento de IA para no morir de inanición de datos.

No es solo Samsung quien trabaja en este terreno: Micron y SK Hynix también son actores clave en el mercado HBM, y empresas como Cadence, Rambus y Synopsys ya ofrecen controladores e interfaces para HBM4/HBM4E certificados para 16 GT/s. La competencia para definir y liderar el estándar HBM5 es, por tanto, una carrera que involucra a toda la cadena de valor del silicio. Samsung sabe que quien llegue primero con memoria HBM5 fiable y eficiente tendrá una ventaja competitiva crítica frente a Nvidia, AMD y otros diseñadores de aceleradores que necesitarán esa memoria para sus siguientes generaciones de chips. Si te interesa cómo el rendimiento de la GPU influye en tu elección, puedes consultar nuestra guía de compra de tarjetas gráficas en 2026.

¿Qué supone para el comprador hispanohablante?

La memoria HBM5 no es un componente que se vaya a encontrar en las tiendas al uso, ni en PcComponentes ni en Amazon, al menos de forma directa. Su destino son los aceleradores de IA empresariales, los sistemas de computación de alto rendimiento (HPC) y las GPU de gama profesional extrema. Dicho esto, su impacto sí llega indirectamente al consumidor final: las GPU para gaming de próxima generación y los chips de IA embebidos en portátiles se benefician de los avances tecnológicos que se gestan en estas especificaciones. El horizonte temporal de HBM5 apunta a la ventana 2028-2029 según las proyecciones de la industria, por lo que sus efectos en el mercado de consumo no se notarán de forma directa hasta aproximadamente esa fecha. No hay datos de precio orientativo disponibles en esta fase tan temprana del desarrollo; hablar de cifras concretas sería pura especulación. Lo que sí puede anticiparse es que, como ocurrió con generaciones anteriores, el coste por gigabyte irá bajando gradualmente a medida que la tecnología madure.

Nuestra valoración

El anuncio de Samsung en Semicon Taiwan 2026 es ante todo una declaración de intenciones, y hay que leerlo como tal. Doblar el ancho de banda de HBM en una sola generación es el objetivo más agresivo que se ha marcado la industria hasta la fecha, y el propio análisis técnico de las opciones disponibles —mayor velocidad por pin, interfaz más ancha o combinación de ambas— deja claro que no existe ningún camino sencillo. El dato más revelador del anuncio quizás no es el rendimiento bruto, sino la inclusión del bloque de camino térmico (HPB) que reduce la resistencia térmica un 20%: demuestra que Samsung es consciente de que a mayor densidad de datos, mayor es el problema del calor, y que está trabajando en ello desde el diseño.

Para el ecosistema de IA y HPC, esto es una buena noticia: la industria tiene un norte claro y Samsung lo está empujando con fuerza. Para el usuario de a pie, la repercusión llegará de forma indirecta, pero llegará. Cada salto en la memoria HBM de gama alta termina filtrándose, tarde o temprano, en las GPU de consumo y en la arquitectura de los sistemas del futuro. En este momento, lo sensato es no cambiar ningún plan de compra por este anuncio —HBM5 está a varios años vista— y seguir de cerca cómo JEDEC va materializando las especificaciones oficiales. La batalla por los 4 TB/s por pila acaba de empezar.